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本文提出一种基于 Verilog HDL 语言的抢答器设计方法。该设计实现有三组输入，具有抢答倒计时功能，对各抢答小组成绩进行加减操作并显示的抢答器。文中介绍抢答器设计架构、硬件电路和控制程序的设计方法。该抢答器采用 Verilog HDL语言模块化和层次化的思想，使设计十分简单，能够广泛应用于各种竞赛中
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