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使用锁相环同步的方法来实现位同步时钟信号提取，主要由过零提取、鉴相器、脉冲形成、脉冲加减控制和分频器几个部分组成。输入的非归零二进制码元经过零提取后送入鉴相器，鉴相器对过零提取后的输出码元q1的相位与位同步提取后输出信号clkout的相位进行比较，当位同步提取输出信号clkout的相位超前时输出一个减脉冲信号dec，滞后时输出一个加脉冲信号inc，然后送入脉冲加减控制器，脉冲加减控制器根据鉴相器的输出信号inc和dec来控制对输入的两路时钟脉冲信号p1和p2的打开与关闭，p1和p2是由脉冲形成器送入的两路相位差为180度、频率都是Nf的时钟信号。脉冲加减控制器输出的信号经过分频器后输出频率为f的同步时钟信号，也就是我们所需要的位同步信号。从框图中可以看到，信号经鉴相器、脉冲加减控制器和N分频器后又回到鉴相器，形成一个锁相闭环回路，此锁相回路不断的对输出的位同步时钟信号clkout的相位进行调整，最终达到时钟同步。
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