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《Verilog HDL程序设计教程》程序例子，带说明。【例 3.1】4 位全加器 【例 3.2】4 位计数器【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序【例 3.5】“与-或-非”门电路【例 5.1】用 case语句描述的 4 选 1 数据选择器【例 5.2】同步置数、同步清零的计数器【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值【例 5.5】用 begin-end 串行块产生信号波形【例 5.6】用 fork-join 并行块产生信号波形【例 5.7】持续赋值方式定义的 2 选 1 多路选择器【例 5.8】阻塞赋值方式定义的 2 选 1 多路选择器【例 5.9】非阻塞赋值【例 5.10】阻塞赋值【例 5.11】模为 60 的 BCD码加法计数器【例 5.12】BCD码—七段数码管显示译码器【例 5.13】用 casez 描述的数据选择器【例 5.15】用 for 语句描述的七人投票表决器 【例 5.16】用 for 语句实现 2 个 8 位数相乘【例 5.17】用 repeat 实现 8 位二进制数的乘法【例 5.18】同一循环的
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