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module FIFO2(clock,reset,data,wrreq,rdreq,q,full,empty);parameter N=8; parameter M=16;input clock;input reset; //低有效input [N-1:0]data;input wrreq;input rdreq;output [N-1:0]q;output full; //FIFO为满时，输出高电平，不可写output empty; //FIFO为空时，输出高电平，不可读reg full;reg empty;reg [N-1:0]q;
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