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第1章 简介 11.1 什么是Verilog HDL？ 11.2 历史 11.3 主要能力 1第2章 HDL指南 42.1 模块 42.2 时延 52.3 数据流描述方式 52.4 行为描述方式 62.5 结构化描述形式 82.6 混合设计描述方式 92.7 设计模拟 10第3章 Verilog语言要素 143.1 标识符 143.2 注释 143.3 格式 143.4 系统任务和函数 153.5 编译指令 153.5.1 `define和`undef 153.5.2 `ifdef、`else 和`endif 163.5.3 `default_nettype 163.5.4 `include 163.5.5 `resetall 163.5.6 `timescale 163.5.7 `unconnected_drive和 `nounconnected_drive 183.5.8 `celldefine 和 `endcelldefine 183.6 值集合 183
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